🏷️ 知识点：主存容量的扩展

下列关于指令字长、机器字长和存储字长的说法中，正确的是（ ）。

A. I、III 和 IV B. II、III 和 IV C. II 和 III D. I 和 IV

主存容量的扩展

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正确答案：C

指令字长、机器字长和存储字长是计算机组成中的基本概念。

机器字长指 CPU 一次能处理的二进制位数，存储字长指存储器一次读写操作的数据位数，指令字长则是一条指令所占的二进制位数。

对于说法 I：指令字长等于机器字长时，取指周期不一定等于机器周期。 取指周期涉及内存访问，而机器周期是 CPU 的基本时间单位，两者关系受内存速度和 CPU 设计影响，即使指令字长等于机器字长，取指也可能需要多个机器周期，因此 I 错误。

对于说法 II：指令字长等于存储字长时，取一条指令只需一次内存访问。 在许多同步设计中，机器周期被设置为等于存储周期，因此取指周期可以等于机器周期，这简化了时序控制，II 可以视为正确。

对于说法 III：指令字长和机器字长确实没有必然联系。 在不同架构中，指令字长可能固定或可变，可能等于、小于或大于机器字长，例如 RISC 架构中指令字长常固定，而 CISC 架构中指令字长可变，因此 III 正确。

对于说法 IV：为了硬件设计方便，指令字长常与存储字长成整数倍关系，但并非“都一样大”。 现代计算机中指令字长可能可变，如 x86 架构，因此 IV 过于绝对，错误。

综上，II 和 III 正确，对应选项 C。

某计算机主存按字节编址，由4个64M×8 位的DRAM芯片采用交叉编址方式构成，并与宽度为32 位的存储器总线相连，主存每次最多读写32位数据。若double 型变量x 的主存地址为804001AH, 则读 取x 需要的存储周期数是()。

A.1 B.2 C.3 D.4

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正确答案：C

由 4 个 DRAM 芯片采用 交叉编址方式 构成主存可知主存地址最低二位表示该字节存储的芯片编号。double 型变量占 64 位，8 个字节。它的主存地址 804001AH 最低二位是 10，说明它从编号为 2 的 芯片开始存储（编号从 0 开始）。一个存储周期可以对所有芯片各读取���个字节，因此需要 3 轮，故选 C。

下列关于 ROM 和 RAM 的说法中，错误的是（ ）。 Ⅰ. CD-ROM 是 ROM 的一种，因此只能写入一次 Ⅱ. Flash 快闪存储器属于随机存取存储器，具有随机存取的功能 Ⅲ. RAM 的读出方式是破坏性读出，因此读后需要再生 Ⅳ. SRAM 读后不需要刷新，而 DRAM 读后需要刷新

A. Ⅰ 和Ⅱ B. Ⅰ、Ⅲ和Ⅳ C. Ⅱ和Ⅲ D. Ⅰ、Ⅱ和Ⅲ

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正确答案：D

首先分析每个陈述的正确性：

陈述Ⅰ：CD-ROM是只读存储器（ROM）的一种，其内容在生产时写入，用户无法修改或写入，因此“只能写入一次”的说法不准确。 > ROM的本质是只读，而非可写入（即使一次），所以该陈述错误。 >

陈述Ⅱ：Flash快闪存储器属于非易失性存储器，具有随机存取功能，但通常归类为ROM的衍生类型（如EEPROM），而非随机存取存储器（RAM）。 > RAM特指易失性存储器（如DRAM和SRAM），用于主存，因此Flash不属于RAM，该陈述错误。 >

陈述Ⅲ：RAM的读出方式并非都是破坏性读出。 > DRAM（动态RAM）的读出是破坏性的，需要刷新； > 但SRAM（静态RAM）的读出是非破坏性的，无需刷新。 > 该陈述笼统地认为所有RAM都是破坏性读出，因此错误。 >

陈述Ⅳ：SRAM基于触发器存储数据，读后无需刷新； > DRAM基于电容存储电荷，读后需要刷新以维持数据，该陈述正确。 >

综上所述，陈述Ⅰ、Ⅱ、Ⅲ均错误，对应选项D。 >

下列关于 DRAM 和 SRAM 的说法中，错误的是（　）。

A. II、III 和 IV B. I、III 和 IV C. I、II 和 III D. I、II 和 IV

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正确答案：D

【解析】本题考查 SRAM 和 DRAM 的区别。 SRAM 和 DRAM 的差别在于 DRAM 时常需要刷新，但是 SRAM 和 DRAM 都属于易失性存储器，掉电就会丢失，I 错误。 SRAM 的集成度虽然更低，但速度更快，因此通常用于高速缓存 Cache，而 DRAM 则是读写速度偏慢，集成度更高，因此通常用于计算机内存，II 错误。 主存可以用 SRAM 实现，只是成本高且容量相对小，III 错误。 和 SRAM 相比，DRAM 成本低、功耗低、但需要刷新，IV 错误。

注意：SRAM 和 DRAM 的特点见下表。

RAM 类型	特点
SRAM	非破坏性读出，不需要刷新。 断电信息即丢失，属易失性存储器。 存取速度快，但集成度低，功耗较大，常用于 Cache。
DRAM	破坏性读出，需要定期刷新。 断电信息即丢失，属易失性存储器。 集成性高、位价低、容量大和功耗低。 存取速度比 SRAM 慢，常用于大容量的主存系统。

假设用若干个 8K×8 位的芯片组成一个 32K×32 位的存储器，存储字长 32 位，内存按字编址，则地址 41F0H 所在芯片的最大地址是（ ）。

A. 0000H B. 4FFFH C. 5FFFH D. 7FFFH

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正确答案：C

由 8K×8 位的芯片组成 32K×32 位的存储器，存储字长 32 位，按字编址。 总容量为 32K 字，需 15 根地址线（A14~A0）。 每个芯片容量为 8K×8 位，提供 8K 个 8 位单元，需 13 根地址线（A12~A0）。 为构成 32 位字长，需 4 个芯片并行为一组，每组覆盖 8K 字（因芯片内 8K 单元对应相同字地址的 8 位部分）。 32K 字需 4 组芯片，地址空间分为 4 个 8K 字的区间：0x0000~0x1FFF（A14A13=00）、0x2000~0x3FFF（01）、0x4000~0x5FFF（10）、0x6000~0x7FFF（11）。

地址 41F0H 对应十进制 16880，落在第三个区间 0x4000~0x5FFF（A14A13=10）。 该区间对应一个芯片组，组内每个芯片覆盖相同的字地址范围。 因此，地址 41F0H 所在芯片的最大字地址为区间上限 0x5FFF（即 5FFFH）。

设某按字节编址的计算机已配有 00000H～07FFFH 的 ROM 区，MAR 为 20 位，现再用 16K×8 位的 RAM 芯片构成剩下的 RAM 区 08000H～FFFFFH，则需要这样的 RAM 芯片（ ）片。

A. 61 B. 62 C. 63 D. 64

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正确答案：B

首先，MAR 为 20 位，总地址空间为 2^20=1MB，地址范围从 00000H 到 FFFFFH。 ROM 区已配置为 00000H～07FFFH，计算其大小：结束地址 07FFFH 减去起始地址 00000H 再加 1，得到 08000H，即 32KB（因为 08000H=32768 字节=32KB）。

因此，RAM 区的地址范围为 08000H～FFFFFH。 总地址空间为 100000H（即 1MB），RAM 区大小等于总空间减去 ROM 区大小，即 100000H - 08000H = F8000H，转换为十进制为 992KB（因为 F8000H=1,015,808 字节=992KB）。

题目中 RAM 芯片规格为 16K×8 位，即每个芯片容量为 16KB（16K×8 位=16,384 字节）。 所需芯片数等于 RAM 区总容量除以单个芯片容量：992KB / 16KB = 62。 因此，需要 62 片这样的 RAM 芯片。

下列的说法中，正确的是（ ）。

A. I 和 III B. II 和 III C. I 和 IV D. 只有 I

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正确答案：C

本题考查双端口存储器和交叉存储器的特点。 双端口 RAM 的两个端口具有 2 组相互独立的地址线、数据线和读写控制线，因此可以同时访问同一区间、同一单元，Ⅰ正确，但是其中任一个端口都不可有写操作； 当两个端口同时对相同的单元进行读操作时，则不会发生冲突，Ⅱ错误。 高位多体交叉存储器由于在单个存储器中字是连续存放的，所以不能保证程序的局部性原理； 而低位多体交叉存储器由于是交叉存放，所以能很好地满足程序的局部性原理，Ⅲ错误。 高位四体交叉存储器虽然不能满足程序的连续读取，但仍可能一次连续读出彼此地址相差一个存储体容量的 4 个字，只是这么读的概率较小，Ⅳ正确。

注意：高位多体交叉存储器仍然是顺序存储器。

假定用若干个2kx4 位的芯片组成一个8kx8 位的存储器，则地址0B1FH 所在芯片的最小地址是 ( )。

A.0000H B.0600H C.0700H D.0800H

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正确答案：D

本题考查 主存容量的扩展 ，用 2Kx4 位的芯片组成一个 8Kx8 位存储器，共需 8 片 2Kx4 位的芯片，分为 4 组，每组由 2 片 2Kx4 位的芯片并联组成 2Kx8 位的芯片，各组芯片的地址分配如下： 第一组（2 个芯片并联）：0000H ~ 07FFH 第二组（2 个芯片并联）：0800H ~ 0FFFH 第三组（2 个芯片并联）：1000H ~ 17FFH 第四组（2 个芯片并联）：1800H ~ 1FFFH 地址 OBIFH 所在的芯片属于第二组，故其所在 芯片的最小地址为 0800H。

某容量为256MB的存储器由若干4M×8 位的DRAM芯片构成，该 DRAM芯片的地址引脚和数据引 脚总数是()。

A.19

B.22

C.30

D.36

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正确答案：A

4Mx8 位的芯片数据线应为 8 根，地址线应为 l o g 2 4 M = 22 根，而 DRAM 采用 地址复用 技术，地址线是原来的 1/2，且地址信号分行、列两次传送。地址线数为 22/2 = 11 根，所以地址引脚与数据引脚的总数为 11+ 8=19 根，选 A。

某计算机的存储器总线中有24位地址线和32位数据线，按字编址，字长为32位。若000000H~3FFFFFH 为RAM 区，则需要512K×8 位的RAM 芯片数为()。

A.8

B.16 C.32 D.64

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正确答案：C

RAM 区的地址空间为 4FFFFFH = 2 22 ，用 22 位可以表示。字长为 32 bit。参考 主存容量的扩展 ，如果要用 2 19 x 8bit 的 RAM 芯片覆盖这些存储��间的话，需要的芯片个数为 ( 2 22 / 2 19 ) × ( 32/8 ) = 8 × 4 = 32

假定DRAM芯片中存储阵列的行数为r 、列数为c, 对于一个2K×1 位的DRAM 芯片，为保证其地 址引脚数最少，并尽量减少刷新开销，则r 、c 的取值分别是()。

A.2048 、1

B.64 、32

C.32 、64

D.1 、2048

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正确答案：C

本题考察 主存容量的扩展 ，首先根据 DRAM 采用的是行列地址线复用技术，我们尽量选用行列差值不要太大的。对于 B、C 选项，地址线只需 6 根（取行或列所需地址线的最大值），轻松排除 A、D 选项。其次，为了减小刷新开销，而 DRAM 一般是按行刷新的，所以应选行数值较少的，答案为 C。

某计算机使用4体交叉编址存储器，假定在存储器总线上出现的主存地址(十进制)序列为8005,8006, 8007,8008,8001,8002,8003,8004,8000, 则可能发生访存冲突的地址对是()。

A.8004和8008

C.8001 和8008

D.8000 和8004

B.8002和8007__

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正确答案：B

本题考察 多体交叉存储器 ，每个访存地址对应的存储模块序号 (0, 1, 2, 3) 如下所示： 访存地址 模块序号 8005 8006 8007 8008 8001 8002 8003 8004 8000 1 2 3 0 1 2 3 0 0 其中，模块序号 = 访存地址 % 存储器交叉模块数。判断可能发生访存冲突的规则是：给定的访存地址在相邻的四次访问中出现在同一个存储模块内。据此，根据上表可知 8004 和 8000 对应的模块号都为 0，即表明这两次的访问出现在同一模块内且在相邻的访问请求中，满足发生冲突的条件。

下列关于总线仲裁方式的说法中，正确的有（ ）。 Ⅰ. 独立请求方式响应时间最快，是以增加控制线路数为代价的 Ⅱ. 计数器定时查询方式下，有一根总线请求（BR）和一根设备地址线，若每次计数都从 0 开始，则设备号小的优先级高 Ⅲ. 链式查询方式对电路故障最敏感 Ⅳ. 分布式仲裁控制逻辑分散在总线各部件中，不需要中央仲裁器

A. Ⅲ和Ⅳ B. Ⅰ、Ⅲ和Ⅳ C. Ⅰ、Ⅱ和Ⅳ D. Ⅱ、Ⅲ和Ⅳ

主存容量的扩展

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正确答案：B

关于总线仲裁方式，以下对各项说法的分析可以确定正确与否：

说法Ⅰ正确。 > 独立请求仲裁方式为每个设备配备独立的总线请求线和授权线，仲裁器可直接响应请求，因此响应时间最快，但代价是控制线路数量增加，硬件成本较高。 >

说法Ⅱ错误。 > 计数器定时查询方式中，所有设备共享一根总线请求（BR）线，但设备地址线并非一根，而是一组地址线（数量由设备总数决定，通常为多位）。 > 仲裁器通过地址线发送计数值，设备根据地址比较自身优先级。 > 虽然计数从0开始时设备号小的优先级高，但“一根设备地址线”的描述不准确，因此该说法存在错误。 >

说法Ⅲ正确。 > 链式查询方式依靠一根总线授权（BG）信号在设备间串行传递，若链中某个设备出现电路故障，授权信号可能无法向后传递，导致后续设备无法获得总线使用权，因此对电路故障最为敏感。 >

说法Ⅳ正确。 > 分布式仲裁方式没有中央仲裁器，每个设备内置仲裁逻辑，通过竞争机制决定总线使用权，控制逻辑分散在各部件中，符合描述。 >

综上，正确的说法为Ⅰ、Ⅲ和Ⅳ，对应选项B。 >

数据总线的宽度由总线的（ ）定义。

A. 物理特性 B. 功能特性 C. 电气特性 D. 时间特性

总线类型 主存容量的扩展

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正确答案：B

数据总线的宽度指的是总线一次能传输的数据位数，这由数据线的数量决定。

在总线的各类特性中，功能特性定义了各信号线的具体功能，如地址线、数据线、控制线等。 数据总线的宽度直接与数据线的功能相关，因此它由功能特性定义。

物理特性涉及总线的机械连接方式（如插头、插座），电气特性涉及电压、电流等参数，时间特性则关注信号时序关系。 这些特性均不直接决定数据总线的宽度，故其他选项不正确。 因此，本题选择 B。

1K×8 位 ROM 芯片和 1K×8 位 RAM 芯片的引脚（含地址与数据）的总数分别是（ ）。

A. 13 和 18

B. 13 和 13

C. 18 和 18

D. 18 和 13

主存容量的扩展

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正确答案：C

对于 1K×8 位的 ROM 和 RAM 芯片，存储容量均为 1K 个字，每个字 8 位。 1K 等于 1024，因此地址线需要 10 根（因为 2 10 = 1024 ），数据线需要 8 根。 地址与数据引脚的总数为 10 + 8 = 18 。 问题中“引脚（含地址与数据）的总数”通常指的是地址和数据引脚的总和，不包括控制引脚等其他引脚。 因此，无论是 ROM 还是 RAM，地址和数据引脚的总数都是 18，与选项 C 相符。

（10 分）设某机中，CPU 的地址总线 A₁₅～A₀，数据总线 D₇～D₀（A₀、D₀为最低位），存储器地址空间为 3000H～67FFH。其中 3000H～4FFFH 为 ROM 区，选用 4K×2 的 ROM 芯片；5000H～67FFH 为 RAM 区，选用 2K×4 的 SRAM 芯片。请问： （1）组成该存储器需要多少片 ROM 芯片和 SRAM 芯片？ （2）ROM 芯片、SRAM 芯片各需连接 CPU 的哪几根地址线和数据线？ （3）应如何设置片选信号，分别写出各片选信号的逻辑表达式。

主存容量的扩展

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**【解析】** 本题考查存储器的扩展。根据各个存储区所要求的容量和选定的存储芯片容量，可以计算出所需芯片数目，即：

总片数 = 总容量 / 每片容量

将多个芯片组合起来常采用**位扩展法**、**字扩展法**、**字和位同时扩展法**。

• **位扩展**是指仅在位数方向扩展（加大字长），芯片的字数与存储器的字数一致；
• **字扩展**是指仅在字数方向扩展，位数不变，此时将芯片的地址线、数据线、读写线并联，由片选信号区分各个芯片。 本题需采用**字和位同时扩展**，即在字数方向和位数方向上同时扩展。

（1）已知数据总线为 8 位，ROM 区为 3000H～4FFFH，故 ROM 的容量为 $8K\times 8$ ； ROM 芯片数 = $8K\times 8/4K\times 2=8$ 片（分为 2 组，每组 4 片）。 RAM 区为 5000H～67FFH，故 RAM 的容量为 $6K\times 8$ ； SRAM 芯片数 = $6K\times 8/2K\times 4=6$ 片（分为 3 组，每组 2 片）。

（2）ROM 芯片容量为 $4K\times 2$ ，具有 12 根地址线、2 根数据线，因此 ROM 芯片的地址线连接 CPU 地址线的低 12 位 $A_{11}\sim A_0$ ，每组 ROM 内的 4 片芯片分别连接 CPU 数据线的 $D_7{D}_6$ 、 $D_5{D}_4$ 、 $D_3{D}_2$ 、 $D_1{D}_0$ 。 SRAM 芯片容量为 $2K\times 4$ ，具有 11 根地址线、4 根数据线，因此 SRAM 芯片的地址线连接 CPU 地址线的低 11 位 $A_{10}\sim A_0$ ，每组 SRAM 内的 2 片芯片分别连接 CPU 数据线的 $D_7{D}_6{D}_5{D}_4$ 、 $D_3{D}_2{D}_1{D}_0$ 。

（3）ROM 区有 2 个片选信号，RAM 区有 3 个片选信号，共需 5 个片选信号。根据地址分配要求，各片选信号的逻辑表达式如下： $$\begin{array}{c}{\mathrm{CS}}_0=\overline{A_{15}}{A}_{14}\overline{A_{13}}\overline{A_{12}},{\mathrm{CS}}_1=\overline{A_{15}}{A}_{14}{A}_{13}\overline{A_{12}}\\ {\mathrm{CS}}_2=\overline{A_{15}}{A}_{14}\overline{A_{13}}{A}_{12}\overline{A_{11}},{\mathrm{CS}}_3=\overline{A_{15}}{A}_{14}\overline{A_{13}}{A}_{12}{A}_{11}\\ {\mathrm{CS}}_4=\overline{A_{15}}{A}_{14}{A}_{13}\overline{A_{12}}{A}_{11}\end{array}$$

假定某计算机的 CPU 主频为 80MHz，CPI 为 4，平均每条指令访存 1.5 次，主存与 Cache 之间交换的块大小为 16B，Cache 的命中率为 99%，存储器总线宽度为 32 位。请回答下列问题。

(1) 该计算机的 MIPS 数是多少？平均每秒 Cache 缺失的次数是多少？在不考虑 DMA 传送的情况下，主存带宽至少达到多少才能满足 CPU 的访存要求？

(2) 假定在 Cache 缺失的情况下访问主存时，存在 0.0005% 的缺页率，则 CPU 平均每秒产生多少次缺页异常？若页面大小为 4KB，每次缺页都需要访问磁盘，访问磁盘时 DMA 传送采用周期挪用方式，磁盘 I/O 接口的数据缓冲寄存器为 32 位，则磁盘 I/O 接口平均每秒发出的 DMA 请求次数至少是多少？

(3) CPU 和 DMA 控制器同时要求使用存储器总线时，哪个优先级更高？为什么？

(4) 为了提高性能，主存采用四体低位交叉存储模式，工作时每 1/4 个存储周期启动一个体。若每个体的存储周期为 50ns，则该主存能提供的最大带宽是多少？

计算机性能指标 cache概念 DMA 主存容量的扩展

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本题综合涉及多个考点：计算机的性能指标、存储器的性能指标、DMA 的性能分析，DMA 方式的特点，多体交叉存储器的性能分析。

1）平均每秒 CPU 执行的指令数为：80M/4 = 20M，故 MIPS 数为 20；（1 分）平均每条指令访存 1.5 次，故平均每秒 Cache 缺失的次数 = 20M×1.5×(1-99%) = 300k;（1 分）当 Cache 缺失时，CPU 访问主存，主存与 Cache 之间以块为传送单位，此时，主存带宽为16B×300k/s = 4.8MB/s。在不考虑 DMA 传送的情况下，主存带宽至少达到 4.8MB/s 才能满足 CPU 的访存要求。（2 分）

2）题中假定在 Cache 缺失的情况下访问主存，平均每秒产生缺页中断 300000×0.0005% = 1.5 次。因为存储器总线宽度为 32 位，所以每传送 32 位数据，磁盘控制器发出一次 DMA 请求，故平均每秒磁盘 DMA 请求的次数至少为 1.5×4KB/4B = 1.5K = 1536。（2 分）

3）CPU 和 DMA 控制器同时要求使用存储器总线时，DMA 请求优先级更高；（1 分）因为 DMA 请求得不到及时响应，I/O 传输数据可能会丢失。（1 分）

4）四体交叉存储模式能提供的最大带宽为 4×4B/50ns=320MB/s。（2 分）